总体来说，本发明涉及半导体器件，具体来说，涉及关于改进 的功率半导体器件(例如，晶体管和二极管)及其制造方法，包括 封装和结合有功率半导体器件的电路的各种实施例。

　　功率半导体器件中的关4建部^f牛是固态开关(solid state switch )。 从自动应用中对电池操作的消费电子器件的点火控制，到工业应用 中的功率转换，都需要最满足特定应用需要的功率开关。持续发展 包括诸如功率金属氧化物半导体场效应晶体管(功率MOSFET)、 绝缘栅型双极性晶体管(IGBT )和各种类型的闸流管的固态电子开 关来满足这种需要。例如，在功率MOSFET的情况下，在许多其 他技术中，已经开发了具有横向沟道(lateral channel)的双扩散结 构(DMOS)(例如，Blanchard等人的美国专利第4,682,405号)、 沟槽斥册(trenched gate )结构(例如，Mo等人的美国专利第6,429,481 号)、以及用于晶体管漂移区中电荷平^f軒的各种4支术(例如，Temple 的美国专利第4，941，026号、Chen的第5,216,275号、以及Neilson 的第6,081,009号)，以满足不同且经常为竟争性能的需求。

　　用于定义功率开关的某些性能特性是其导通电阻、击穿电压和 开关速度。根据特殊应用的要求，不同的侧重点放在这些性能标准 的每个上。例如，对于大于大约300-400伏特的功率应用来i兌，IGBT 与功率MOSFET相比显示出固有较低的导通电阻，但是由于其较 慢的断开特性使其开关速度较低。因此，对于具有要求低导通电阻 的孑氐开关频率的大于400伏特的应用来i兌，IGBT是优选的开关， 而功率MOSFET经常是用于相对较高的频率应用所选择的器件。 如果给定应用的频率要求指定所使用的开关类型，那么电压要求确 定具体开关的组成结构。例如，在功率MOSFET的情况下，因为

　　漏极-源极的导通电阻Ros。n和击穿电压之间的比例关系，使得造成 了在改进晶体管电压性能的同时保持低RDS。n的困难。已经开发了 在晶体管漂移区中的各种电荷平衡结构来解决这个困难，并且获得 不同程度的成功。

　　器件性能参数也会受到制造工艺和管芯(die)封装的影响。已 经做出各种努力以通过发展各种改进的工艺和封装技术来解决这 些问题中的某些问题。

　　无论是在超便携消费电子器件中还是在通信系统中的路由器 和集线器中，功率开关的各种应用随着电子工业的扩张而持续增 长。因此，功率开关是具有高发展潜力的半导体器件。

　　本发明提供了用于各种功率电子应用的功率器件及其制造方 法、封装、以及结合有功率器件的电路的各种实施例。概括地，本 发明的一个方面将许多电荷平衡技术和其他用于减小寄生电容的 技术进行结合，以实现具有改进的电压性能、较高开关速度、以及 较低导通电阻的功率器件的各种实施例。本发明的另 一方面提供了 用于4氐、中和高压器件的改进乡冬端结构(termination structure )。才艮 据本发明的其他方面，提供了功率器件制造的改进方法。通过本发 明的各种实施例提供了对具体处理步骤的改进，例如，沟槽的形成、 沟才曹内介电层的形成、台面结构(mesa structure )的形成、用于减 小基板厚度的工艺。根据本发明的另一方面，电荷平衡的功率器件 将诸如二极管的温度和电流感应元件结合在相同的管芯上。本发明 的其他方面改进了功率器件的等效串4关电阻(ESR)、或棚4及电阻， 在与功率器件相同的芯片上结合附加电路，以及提供了对电荷平衡

　　图1示出示例性n型沟槽(trench)功率MOSFET的一部分的 截面图2A示出乂又沟冲曹功率MOSFET的示例性实施例；

　　图2B示出具有源极屏蔽沟槽结构的平面栅极(planar gate) MOSFET的示例性实施例；

　　图3B示出结合图2A的双沟槽结构和图3A的屏蔽栅极结构的 屏蔽4册才及沟才曹功率MOSFET的可选实施例；

　　图4B示出结合平面乂又4册才及结构和用于垂直电祠H空制的沟槽电 才及的示例[生功率MOSFET;

　　图4C示出在相同的沟槽内将双栅极和屏蔽栅极4支术结合的功 率MOSFET的示例t生实施例；

　　图4D和图4E是具有深体结构(deep body structure)的功率 MOSFET的可选实施例的截面图4F和图4G示出沟冲曹深体结构对功率MOSFET内4妄近4册电 极的电位线C是示出具有各种垂直电荷平衡结构的示 例l生功率MOSFET的部分的截面图6示出结合示例性垂直电荷控制结构和屏蔽栅极结构的功率 MOSFET的简化截面图7示出结合示例性垂直电荷控制结构和双4册极结构的另 一个 功率MOSFET的简4匕截面图8示出具有垂直电荷控制结构和集成肖特基二极管的屏蔽栅 才及功率MOSFET的一个实例；

　　图9A、图9B和图9C示出具有集成肖特基二4及管的功率 MOSFET的各种示例I生实施例；

　　图9D、图9E和图9F示出用于在功率MOSFET的有源单元阵 列(active cell array )内散置肖特基二极管单元的示例性布局变化；

　　图IO示出具有掩埋二极管(buried diode，又称嵌入二极管) 电荷平4釺结构的示例性沟冲曹式功率MOSFET的简4匕截面图11和图12示出分别将屏蔽栅极和双栅极结构与掩埋二极管 电^f平4軒结合的功率MOSFET的示例性实施例；

　　图13是结合掩埋二极管电荷平衡技术和集成肖特基二极管的 示例l生平面功率MOSFET的简4匕截面图14示出具有与电流平行设置的交替导电区的示例性累积模 式(accumulation-mode)功率晶体管的简4匕实施例；

　　图15是具有用于电荷扩展的沟槽电极的另一个累积模式器件 的简化图16是示例性双沟槽累积模式器件的简化图17和图18示出具有相反4及性的外部衬套(exterior liner)的 填充介电材料的沟槽的示例性累积模式器件的其他简化实施例；

　　图20是沿着硅的表面包括重掺杂相反极性区的示例性累积模 式晶体管的简化等视轴图21示出在电压维持层内具有交替相反极性区的超级结 (super-junction，又称超级结)功率MOSFET的简化实例；

　　图22示出在电压维持层内的垂直方向具有不统一分隔的相反 才及性岛的超级结功率MOSFET的示例性实施例；

　　图23和图24分别示出具有双栅极和屏蔽栅极结构的超级结功 率MOSFET的示例4生实施例；

　　CQ9电子 CQ9电子游戏官网

　　图25A示出沟槽晶体管的有源和终端沟槽布局的顶视图25B至25F示出沟槽终端结构的可选实施例的简化布局图26A至26C是示例性沟槽终端结构的截面图27示出具有大曲率半径的终端沟槽的示例性器件；

　　图28A至28D是具有硅柱(silicon pillar)电荷平衡结构的终 端区的截面图29A至29C是使用超级结技术的超高压器件的示例性实施 例的截面图30A示出沟槽器件的边*彖4妄触(edge contacting )的实例；

　　图30B至30F示出在形成沟槽器件的边^彖4妻触结构的示例性工 艺步骤；

　　图31B至31M示出用于形成沟槽的有源区屏蔽4妄触结构的示 例性工艺流程；

　　图31N是有源区屏蔽接触结构的可选实施例的截面图32A和图32B是具有有源区屏蔽接触结构的示例性沟槽器 件的布局图32C至32D是用于使得接触到具有中断沟槽结构的沟槽器 件中的沟槽周边的两个实施例的简化布局图33A是用于接触有源区内的沟槽式屏蔽多晶硅层的可选实 施例；

　　图33B至33M示出用于4妾触图33A中所示类型的有源区屏蔽 结构的工艺流禾呈的实例；

　　图38A至38D示出具有掩埋电极的自对准外延-阱沟槽器件的 实例的简化工艺；

　　图41示出4吏用化学工艺作为最后的减薄(thinning)步骤的工 艺流程的实例；

　　图45A至45C示出形成改进的多晶硅层间(inter-poly )介电层 的工艺；

　　图47A和图47B是形成高质量的多晶石圭层间介电层的另一种 方法的截面图； 图48和图49A至49D示出用于形成改进的IPD层的其他实施

　　图51是用于控制氧化速度的示例性方法的流程图52示出用于使用低压化学汽相淀积处理在沟槽底部形成厚 氧化层的改进方法；

　　图53是用于《吏用定向正石圭酸乙酉旨(Tetraethoxyorthsilicate )工 艺在沟槽底部形成厚氧化层的示例性流程图54和图55示出用于形成厚底部氧化层的另一个实施例；

　　图60是具有电流感应器件的MOSFET的简化图61A是具有平面棚4及结构和独立电济u感应结构的电荷平衡— MOSFET的实例；

　　图62A至62C示出具有串联温度感应二极管的MOSFET的可 选实施例；

　　图63A和图63B示出具有ESD保护的MOSFET的可选实施例； 图64A至64D示出ESD保护电路的实例；

　　图66A和图66B示出减小ESR的布局4支术； 图67示出使用功率开关的DC-DC转换器电^^; 图68示出另一个使用功率开关的DC-DC转换器电路； 图69示出双4册极MOSFET的示例性驱动电路； 图70A示出具有分离的驱动栅电^l的可选实施例； 图70B示出说明图70A的电路操作的时序图； 图71是模制封装的简化截面图；以及 图72是未模制封装的简化截面图。

　　电源开关可以通过功率MOSFET、 IGBT、各种类型的晶闸管 等中的^f壬^r一种来实JE见。为了i兌明的目的，本文出if见的i午多^N支术 在功率MOSFET的条件下进行描述。然而，应该理解，本文所述 的本发明的各种实施例不限于MOSFET,而是可以应用于许多其他 类型的功率开关才支术中，例如包括IGBT、其他类型的双才及开关、 各种类型的晶闸管以及二极管。进一步，为了说明的目的，示出的 本发明的各种实施例包4舌具体的p和n型区。本领域的^支术人员应 中。 、、 、

　　参照图1,示出了示例性n型沟槽功率MOSFET100的部分截 面图。如本文描述的其他-魄图，应该明白图中示出的各种元件和部 件的相对尺寸和大小并不直4妄反映实际尺寸，4又是用于i兌明的目 的。沟槽MOSFETIOO包括在沟槽102内形成的栅电极，其中，沟 槽102从基板的上表面开始穿过p型阱或主体区(body region ) 104 延伸，终止在n型漂移或外延区106中。沿着沟槽102设置薄介电 层108,且沟槽102基本由导电材料110 (例如，掺杂多晶硅)填 充。在邻近于沟槽102的主体区104内形成n型源才及区112。在连 接到重摻杂n+基4反区114的基板后侧形成MOSFET 100的漏极端 子。在由诸如硅制成的普通基板上多次重复图1所示的结构，以形 成晶体管阵列。该阵列可以配置成本领域所熟知的各种网状

　　(cellular)或条紋结构。当晶体管导通时，沿着栅极沟槽102侧壁 在源才及区112和漂移区106之间形成导电沟道。

　　由于其垂直棚-4及结构，当与平面栅极器件相比时，MOSFET 100 能够实现高的封装密度，而且较高的封装密度能实现相对较低的导 通电阻。为了改进这种晶体管的击穿电压性能，在p-阱104内形成 p+重掺杂主体区118，使得在p+重掺杂的主体区118和p-阱104之 间的界面处形成突变结。通过相对于沟槽深度和阱的深度控制p+ 重掺杂主体区118的深度，使得当对晶体管施加电压时产生的电场 从沟槽中消失。这样就增加了晶体管的雪崩电流处理能力。对这种

　　改进结构的变化和用于形成晶体管的工艺，尤其是突变结在Mo等 人共有的美国专利第6,429,481号中进行了详细描述，其全部内容 结合于此作为参考。

　　尽管垂直沟槽MOSFET 100显示出良好的导通电阻和改善的 耐用性，-f旦是它具有相对较高的输入电容。沟槽MOSFET 100的输 入电容包括两部分栅极-源极电容Cgs和栅极-漏极电容Cgd。栅极-源才及电容C&由棚-4及导电材并牛110和4妾近沟冲曹顶部的源才及区112之 间的叠加产生。4册极和主体中的反向沟道之间形成的电容同样能够

　　增加cgs，这是因为在典型的功率开关应用中，晶体管的主体和源 电极短路在一起。栅极-漏极电容cgd由每个沟槽底部的栅极导电材 料110和连接到漏极的漂移区106之间的叠加产生。栅才及-漏极电容 Cgd、或密勒电容限制勒晶体管的Vos过渡时间。因此，较高的Cgs 和Cgd导致了可观的开关损耗。这些开关损耗随着功率管理应用接 近更高的开关频率而变得越来越大。

　　减小栅极-源极电容Cgs的 一种方法是减d、晶体管的沟道长度。 较短的沟道长度直接减小Cgs的栅极-沟道分量。较短沟道长度还正 好与Rds。d成比例，并能够在具有较少斥册极沟槽的情况下获得相同 的器件电流量。这样就通过减小栅极-源极和栅极-漏极叠加量同时 减小了Cgs和Cgd。然而，当由于反向偏置的主体-漏才及结深入到主 体区并接近源极区而形成耗尽层时，较短的沟道长度使得器件脆弱 而导致穿通(punch through )。减小漂移区的掺杂浓度，佳:得维持更 宽的耗尽层而具有增加晶体管导通电阻RDS。n的不期望的效应。

　　使用与栅极沟槽横向分离的附加屏蔽，，沟槽对晶体管结构进 行改进，不但减小了沟道长度，并且还有效地解决了上述缺点。参 照图2A，示出了双沟槽MOSFET 200的示例性实施例。术语双 沟槽是指具有与相似沟槽的总数相对的两种不同类型的沟槽的晶 体管。除了与图1的MOSFET 100共同的结构特征外，双沟槽 MOSFET 200包括夹置在相邻栅极沟槽202之间的屏蔽沟槽220。 在图2A示出的示例性实施例中，屏蔽沟槽220从表面穿过p+区 218、主体区204延伸进漂移区206,充分低于栅极沟槽202的深度。 沿着沟槽220设置有介电材料222，并且将沟槽220基本填充诸如 掺杂多晶硅的导电材料224。金属层216将沟槽220内的导电材料 224电连4妄到n+源才及区212和重掺杂p+主体区218。因此，在该实 施例中，沟槽220可以称为源极屏蔽沟槽。在Steven Sapp的题为 Dual Trench Power MOSFET的共同转让的美国专利申i青第

　　10/209， 110号中详细描述了这种类型的双沟槽MOSFET的实例、制 造工艺以及其电i 各应用，其全部内容结合于此作为参考。

　　较深的源极屏蔽沟槽220的影响是使得由于反向偏置的主体-漏才及结形成的肆毛尽层更加深入到漂移区206中。因此，较宽的4€尽 区可以4吏得不增加电场。这就允i午更加重掺杂漂移区，而又不会降 低击穿电压。更加重摻杂的漂移区减小了晶体管的导通电阻。此外， 在主体-漏极结附近减小的电场使得沟道长度充分减小，进一步减小 晶体管的导通电阻，并充分减小斥册极-源极电容Cgs。此外，与图1 中的MOSFET相比，双沟槽MOSFET使得能够在具有更少的栅极 沟槽情况下获得相同的晶体管电流量。这样显著地减小了栅极-源极 和栅极-漏极叠加电容。注意到，在图2A中所示的示例性实施例中， 栅极沟槽导电层210掩埋在消除层间介电圆顶(dome)需要的沟槽 中，其中，层间介电圓顶在图1所示MOSFET 100中的沟槽102的 上面。同样，这里作为说明的源极屏蔽沟槽的使用不限于沟槽栅 MOSFET，当源极屏蔽沟槽使用在在基板的上表面上水平形成栅极 的平面MOSFET中时可以获得相同的优点。在图2B中示出具有源 极屏蔽沟槽结构的平面栅极MOSFET的示例性实施例。

　　为了进一步减小输入电容，可以进行附加结构改进，重点在于 减小栅极-漏极电容Cgd。如上所述，栅极-漏极电容Cgd是通过栅极 和沟槽底部的漏极区之间叠加而产生的。减小该电容的一种方法是 增加沟槽底部的栅极介电层的厚度。重新参照图2A，示出与沿着 栅极沟槽侧壁的介电层相比，栅极沟槽202在与漂移区206 (晶体 管漏极端子)存在叠加的沟槽底部具有较厚的介电层226。这样减 小了栅极-漏极电容Cgd，却没有降低晶体管的正向传导。可以以许 多方法实现在棚4及沟槽底部生成更厚的介电层。Hurst等人的共有 美国专利第6,437,386号中描述了用于生成更厚的介电层的一个示 例性工艺，其全部内容结合于此作为参考。后面结合附图56到59 进一步描述用于在沟槽底部形成厚介电层的其他工艺。减小4册才及-

　　沟槽内中心设置的第二介电核心(core)。在一个实施例中，第二介 电核心可以从各个方向向上延伸，以4矣触沟槽导电材料210上面的 介电层。这个实施例的实例和其更改在Shenoy的共有美国专利第 6,573,560号中进行了详细描述。

　　用于减小栅极-漏极电容Cgd的另 一种技术涉及使用 一个或多个 偏置电极来屏蔽栅极。根据这个实施例，在栅极沟槽内和在形成栅 电极的导电材料的下面，形成一个或多个电极来将栅极与漂移区屏 蔽开来，从而充分减小了栅极-漏极叠加电容。参照图3A，示出了 屏蔽栅极沟槽MOSFET 300A的示例性实施例的一部分。在这个实 例中，MOSFET 300A中的沟槽302包4舌4册电才及310和在4册电才及310 下面的两个附力o电才及311a和311b。电才及311a和311b屏蔽4册电招_ 310, ^吏其不与漂移区306具有任何实质性的叠加，从而几乎消除 了栅极-漏极叠加电容。屏蔽电极311a和311b可以在最佳电位独立 偏置。在一个实施例中，屏蔽电极311a和311b的一个可以与源极 端子一样在相同电位处偏置。与双沟槽结构类似，屏蔽电4及的偏置 同样能够有助于加宽在主体-漏极结处形成的耗尽区，进一步减小了 Cgd。应该明白，可以才艮才居开关应用，尤其是应用的电压要求来改变 屏蔽电极311的数目。类似地，在给定沟槽中的屏蔽电极的大小也 可以改变。例如，屏蔽电才及311a可以大于屏蔽电才及311b。在一个 实施例中，最小的屏蔽电极最接近沟槽底部，剩余的屏蔽电极随着 逐渐接近栅电极而逐渐增大。沟槽内独立偏置的电极还可以用于垂 直电荷控制，以改善4交小的正向电压损失和寿交高的阻断(blocking) 能力。将在后面结合高压器件进一步描述的晶体管结构的这个方面 还在Kocon的题为 Semiconductor Structure with Improved Smaller Forward Loss and Higher Blocking Capability的共同4争i上的美国专 利申i貪第09/981,583号中进4亍了详细描述，其全部内容结合于此作 为参考。

　　图3B示出将图2A中的双沟槽结构和图3A的屏蔽栅极结构结 合的屏蔽斥册极沟槽MOSFET 300B的可选实施例。在图3B所示的 示例性实施例中，与MOSFET 300A的沟槽302类似，栅才及沟槽301 包4舌屏蔽电才及311上面的4册电才及310。然而，为了垂直电荷控制的

　　如图2A所示，当电荷控制沟槽301可以在沟槽顶部具有连4妄源招^ 金属的导电材料(例如，多晶硅)单层时，图3B中的实施例使用 多个堆叠的可以独立偏置的多晶石圭电才及313。在沟槽中堆叠的电招_ 313的数目可以根据应用需要来改变，也可以为图3B中所示的电 才及313的大小。电才及可以独立偏置或电连4妻到一起。器件内的电荷 控制沟槽的数目同样取决于该应用。

　　用于改进功率MOSFET开关速度的又一技术通过使用双栅极 结构来减小栅极-漏极电容Cgd。根据该实施例，沟槽内的栅极结构 分成两部分第一部分用于执行4妄收开关信号的传统栅才及功能，第 二部分将第一栅极部分与漂移(漏极)区屏蔽开来，并能够独立偏 置。这样就显著地减小了 MOSFET的栅极-漏极电容。图4A是双 栅极沟槽MOSFET 400A的示例性实施例的简化部分图。如图4A 所示，MOSFET 400A的栅极具有两个部分Gl和G2。不同于图3A 的MOSFET 300A中的屏蔽电极(311a和311b )，形成MOSFET 400A 中G2的导电材料具有与沟道叠加的区401，因此用作栅极端子。 然而，这个次棚-;f及端子G2独立于主栅4及端子Gl偏置，并且不才妄 收驱动开关晶体管的相同信号。相反地，在一个实施例例中，G2 在仅大于MOSFET阈电压的恒定电位上偏置，以反转叠加区401 中的沟道。这样将确保当从次栅极G2转换到主栅极G1时形成连 续沟道。此外，因为G2处的电位高于源才及电位，所以减小了Cgd， 并且从漂移区到次栅极G2的电荷转移也有助于减小Cgd。在另一个 实施例中，代替恒定电位，次栅极G2可以仅在开关动作之前，偏 置到高于阈电压的电位。在其他实施例中，G2处的电位可以进4亍

　　改变并进行最优调节，以将栅极-漏极电容cgd的任何边缘部分最小 化。双4册极结构可以4吏用在具有平面4册极结构的MOSFET以及包 括IGBT等的其他类型的沟槽栅功率器件中。对双栅极沟槽MOS 冲册极器件的改变和用于制造这样器件的工艺在Kocon等人的题为 Improved MOS Gating Method for Reduced Miller Capacitance and Switching Losses的共同转让的美国专利申请第10/640,742号中进 行了详细描述，其全部内容结合于此作为参考。

　　在图4B中示出了改进的功率MOSFET的另一个实施例，其中， 示例性MOSFET 400B结合了平面栅-才及结构和用于垂直电荷控制的 屏蔽电极。主栅极端子Gl和次栅极端子G2以与图4A的沟槽双栅 极结构类似的方式作用，深沟槽420在漂移区设置电极，以扩展电 荷并增加器件的击穿电压。在示出的实施例中，屏蔽或次栅-才及G2 与主栅极Gl的上部相叠加，并在p阱404和漂移区406之上延伸。 在可选实施例中，主栅极Gl在屏蔽/次栅极G2之上延伸。

　　可以结合至此描述的各种4支术，例如栅4及屏蔽和用于垂直电荷 控制的沟槽电极，以获得对于给定应用性能特性最优化的功率器件 (包括横向和垂直MOSFET、 IGBT、 二极管等)。例如，图4A中 所示的沟槽双棚4及结构能够方更地与图3B或4B中所示类型的垂直 电荷控制沟槽结构相结合。这样的器件包4舌具有如图4A所示的双 栅极结构的有源沟槽，以及基本由导电材料单层(如图4B中的沟 槽)或多个堆叠的导电电极(如图3B中的沟槽301)填充的4交深 的电荷控制沟槽。对于漏极端子与源极端子 一样位于基板的相同表 面上的横向器件(即，电流横向流动)，代替在垂直沟槽中堆叠， 电荷控制电极横向设置形成场板(field plate )。电荷控制电极的定 向一4殳与漂移区中电;危;^动的方向平4亍。

　　在一个实施例中，在相同的沟槽内结合双4册极和屏蔽冲册极技 术，以增加开关速度和阻断电压。图4C示出MOSFET400C,其中，

　　沟槽402C包括在所示单个沟槽中堆叠的主斥册极Gl、次4册极G2和 屏蔽层411。沟槽402C能够做的很深，并可以包括与应用要求一 样多的屏蔽层411。使用用于电荷平衡和屏蔽电极的相同沟槽能够 实现更高的密度，因为它消除了两个沟槽的需要并将它们结合为一 个。它还能够实现更多的电流扩展，并改进器件的导通电阻。

　　至此所描述的器件使用屏蔽槺极、双斥册极和其他技术的结合来 减小寄生电容。然而，由于边缘效应，这些技术不能够完全将栅极 -漏极电容Cgd最小化。参照图4D,示出了具有深体设计的MOSFET 400D的示例性实施例的部分截面图。4艮据该实施例，主体(body ) 结构通过沟槽418形成，其中，沟槽418通过在栅极沟槽402之间 形成的台面(mesa)中心进行蚀刻，并延伸到与栅极沟槽402—样 深或深于栅极沟槽402的位置。主体沟槽418填充所示的源才及金属。 源极金属层可以在金属扩散边界面(未示出)上包括薄的难熔金属。 在这个实施例中，主体结构还包括基本环绕主体沟槽418的p+主体 注入结419。 p+注入结419使得实现附加屏蔽，以改变器件内尤其 是接近栅电极的电位分布。在图4E所示的可选实施例中，例如， 主体沟槽418使用例如选择外延生长(SEG)沉积来基本填充外延 材料。可选地，主体沟槽418基本填充掺杂多晶硅。在这两个实施 例的任意一个中，代替注入p+屏蔽结419，而是在随后的温度处理 中将掺杂物从填充的主体扩散到硅，以形成p+屏蔽结419。在Huang

　　的共同转让的美国专利第6,437,399号和第6,110,799号中描述了许 多对于沟槽主体结构的变化和形成，其全部内容结合于此作为参 考。

　　在图4D和4E中所示的实施例中，控制栅极沟槽402和主体沟 槽418之间的距离L以及两个沟槽的相对深度，以将边缘栅极-漏 极电容最小化。在使用SEG或填充多晶硅的主体沟槽的实施例中， 层419的外边缘和棚-极沟槽壁之间的间隔可以通过改变SEG或主体 沟槽418内多晶石圭的碌参杂浓度来调节。图4F和4G示出沟槽深体对

　　器件内接近栅电极的电位线分布的影响。为了说明的目的，图4F 和4G 4吏用具有屏蔽棚4及结构的MOSFET。图4F示出具有沟槽深 体418的反向偏置的屏蔽栅极MOSFET 400F的电位线G示 出具有浅体结构的反向偏置的屏蔽栅极MOSFET 400G的电位线。 当反向偏置时(例如，阻断状态(blocking off-state)),每个器件中 的等高线示出器件内的电位分布。白线示出阱结，并且还定义了紧 接于栅电极的沟道的底部。从图中可以看出，有较低的电位和较低 的电场-i殳置在沟道上以及在图4F的沟槽深体MOSFET 400F的栅电 极周围。这个减小了的电位能够减小沟道长度，从而减小器件总的 斥册极电荷。例如，栅极沟槽402的深度可以减小到小于例如0.5um， 以及可以做到浅于主体沟槽418，间距L大约为0.5um或更小。在 一个示例性实施例中，间距L小于0.3um。这个实施例的其他优点 是减小了栅极-漏极电荷Qgd和密勒电容Cgd。这些参数的值越低， 器件能够转换的速度越快。通过减小出现在紧接于栅电极的电位来 实现这些改进。改进的结构具有将被转换的很低的电位，并且栅极

　　结合图4D和4E描述的沟槽深体结构可以与其他电荷平4軒技术 (例如，屏蔽栅极或双栅极结构)结合，来进一步改善器件的开关 速度、导通电阻、以及阻断能力。

　　电压的功率电子应用的加强开关元4牛。这里4吏用的〗氐电压是指例 如，大约30伏-40伏及以下的电压范围，可以才艮才居具体应用来改 变这个范围。要求阻断电压的应用基本在这个范围之上，需要对功 率晶体管进行一些类型的结构修改。 一般来说，为了在阻断状态期 间使器件维持较高的电压，就要减小功率晶体管漂移区内的掺杂浓

　　较高的电阻率直接增加了开关的功率损失。随着进一步减小功率器 件封装密度的半导体制造的新发展，功率损失就变得更加重要。

　　已经进行过尝试来改进器件的导通电阻和功率损失，同时保持 高阻断电压。许多这种尝试使用各种垂直电荷控制技术，以在半导 体器件中垂直产生大的平面电场。已经提出许多这种类型的器件结

　　图5A示出具有平面栅-才及结构的示例性功率MOSFET 500A的 部分截面图。MOSFET 500A看起来好^f象具有与图2B的平面型 MOSFET 200B相似的结构，但是在两个重要的方面与那个器件不 同。代替用导电材料填充沟槽520，这些沟槽填充材料诸如二氧化 硅的介电材料，该器件还包括相邻于沟槽的外侧壁分离的不连续浮 置p型区524。如结合图2A的双沟槽MOSFET所述，源极沟槽202 内的导电材料(例如，多晶硅)通过使耗尽区深入漂移区来帮助改 善单元击穿电压。从这些沟槽中去除导电材料将会因此导致降低击 穿电压，直到使用减小电场的其他方法。浮置区524用于减小电场。

　　参照图5A所示的MOSFET 500A，由于当增加漏极电压时电 场增大，使得浮置p区524获得由它们在空间电荷区域确定的相应 的电位。这些p区524的浮置电位使得电场更加深入到漂移区中， 导致更多的均匀场遍及沟槽520之间台面区的深度。结果，增加了 晶体管的击穿电压。用绝缘材料替代沟槽中的导电材料的优点是空 间电荷区的更多部分^争过绝缘体而并非可能是硅的漂移区。因为绝 缘体的介电常数低于诸如硅的介电常数，以及因为沟槽中的耗尽区 减小，所以器件的输出能力显著减小。这样进一步增强了晶体管的 开关特性。填充介电材料的沟槽520的深度取决于电压要求；沟槽 越深，阻断电压越高。垂直电荷控制技术的更多优点是允许晶体管 单元针对热绝缘横向i殳置，而不需要增加电容。在可选实施例中， 代替浮置p区，沿着填充介电材料的沟槽的外侧壁设置p型层，以

　　实现类似的垂直电荷平4軒。在图5B中示出这个实施例的简化的部 分截面图，其中，沟槽520的外侧壁由p型层或衬套526覆盖。在 图5B中示例性实施例中，栅极同样被沟槽化，进一步改进了器件 的3争导。^f吏用这种4支术的变化的改进功率器件的其他实施例在Sapp 等人的题为Vertical Change Control Semiconductor Device with Low Output Capacitance,的共同转让的美国专利申i青第10/200,056号(代 理案号18865-0097/17732-55280)中详细进行了详细描述，其全部内 容结合于此作为参考。

　　如上所述，图5B的沟槽MOSFET 500B显示出减小的输出电 容和改进的击穿电压。然而，因为有源沟槽(4册4及沟槽502)位于 填充介电材料的电荷控制沟槽520之间，所以MOSFET 500B的沟 道宽度不能与传统沟槽MOSFET结构的沟道宽度一样宽。这样可 能导致较高的导通电阻Ros。n。参照图5C，示出了具有消除了次电 荷控制沟槽的垂直电荷控制的沟槽MOSFET 500C的可选实施例。 MOSFET 500C中的沟槽502C包括栅电极510和深入延伸到漂移区 506的填充介电材冲牛的下部。在一个实施例中，沟槽502C延伸到 大约为漂移区506深度一半的深度。如图所示，P型衬套526C沿 着每一个沟槽的下部环绕在外壁周围。这种单种沟槽结构消除了次

　　和栅极-漏极电容，在沟槽外壁由p型衬套526C环绕的较深的沟槽 502C的下部维持电场的主要部分。在可选实施例中，沿着沟槽502C 的侧面和底部p型衬套526C被制成多个不连续区。通过结合单种 沟槽电荷控制和上述屏蔽栅极或双栅极才支术能够实现其他实施例， 以进一步减小器件的寄生电容。

　　参照图6，示出了适合于高压应用还要求较快开关速度的功率 MOSFET 600的简化截面图。MOSFET 600结合了改进击穿电压的 垂直电荷控制技术和改进开关速度的屏蔽栅极结构。如图6所示， 屏蔽电才及611位于棚-4及沟槽602内的栅-4及导电材津牛610和沟槽底部 之间。电极611将晶体管的栅极与下面的漏极区(漂移区606)屏 蔽开来，使得显著减小了晶体管的栅极-漏极电容，因此增加了其最 大开关频率。具有p掺杂衬套626的填充介电材料的沟槽620有助 于垂直产生大的平面电场，以改进器件的击穿电压。在工作时，填 充介电材料的沟槽620和p型衬套626的结合以及屏蔽4册极结构减 小了寄生电容，并有助于耗尽n漂移区，将集中到栅电极边缘部分 的电场分散。这种类型的器件可以用于RF放大器或高频开关应用。

　　图7示出了适合于较高电压、较高频率应用的另一个功率 MOSFET的可选实施例。在图7所示的简化实例中，MOSFET700 结合了改进击穿电压的垂直电荷控制纟支术和改进开关速度的双栅-极结构。与图6所示的器件类似，通过使用具有p掺杂衬套726的 填充介电材料的沟槽720来实现垂直电荷控制。通过使用双栅极结 构实现寄生电容的减小，由此通过次栅电极G2将主4册电极Gl与 漏极(n漂移区706)屏蔽开来。为了当器件导通时，反转在区701 中的沟道来确保经过连续沟道的电流的连续流动，次栅电极G2可 以持续偏置或4又在开关动作之前偏置。

　　在另一个实施例中，屏蔽垂直电荷控制MOSFET也使用了掺 杂的填充介电材料的沟槽侧壁来实现集成的肖特基二极管。图8示 出了根据该实施例的屏蔽栅极MOSFET 800的一个实例。在该实例 中，在沟槽802底部的电极811将冲册电极810与漂移区806屏蔽开 来，以减小栅极-漏极寄生电容。在外侧壁上具有p掺杂衬套的填充 介电材料的沟槽820用于垂直电荷控制。在形成宽度W的台面结 构的两个沟槽820A和820B之间形成肖特基二极管828。这个肖特 基二4及管结构遍布沟槽MOSFET单元阵列，以增强MOSFET开关 的性能特性。通过利用肖特基结构828的低势垒高度的优点来减小 正向压降。此夕卜，与垂直功率MOSFET的普通PN结相比，这个二 极管具有固有反向恢复速度的优点。通过将填充介电材料的沟槽 820的4则壁才参杂例》口石朋，消除了由于石粦偏4斤(phosphorus segregation )

　　二极管828的性能。例如，在一个实施例中，调节宽度W,使得通 过相邻的PN结影响和控制肖特基二极管828的漂移区内的损耗， 以增加肖特基二才及管828的反转电压能力。在Sapp的共同转让的 美国专利第6，351 ，018号中可以找到单片集成的沟槽MOSFET和肖 特基二极管的实例，其全部内容结合于此作为参考。

　　应该明白，在填充介电材料的沟槽之间形成的肖特基二极管可 以与各种不同类型的MOSFET进4亍集成，包括具有平面4册才及结构 的MOSFET、在沟槽底部具有或不具有厚介电体的没有任何屏蔽电 极的沟槽栅极MOSFET等。在图9A中示出了具有集成肖特基二极 管的双栅极沟槽MOSFET的示例性实施例。MOSFET卯OA包括栅 极沟槽902,其中，主栅极G1在次栅极G2的上面形成，以减小寄 生电容和增大开关频率。MOSFET 900A还包括填充介电材料的沟 槽920，其中，沟槽920具有沿着其外侧壁形成的用于垂直电荷控 制的p掺杂衬套926，以增加器件的阻断电压。对于上述许多的实 施例(例如，图5B、 6、 7、 8和9A所示)，形成衬套的一种方法是 4吏用等离子掺杂工艺。如图所示，在两个相邻的i线B之间形成肖特基二极管928A。在另 一个变化实例 中，形成单片集成的肖特基二极管和沟槽MOSFET，而没有填充介 电材料的沟槽。图9B是根据该实施例的示例性器件900B的截面图。

　　MOSFET 900B包括有源沟槽902B,每一个具有在栅电极910 下掩埋的电极911。如图所示，在两个沟槽902L和902R之间形成 肖特基二极管928B。偏置电极911的电荷平衡效应使得增加了漂移 区的掺杂浓度，而不影响反向阻断电压。对于这种结构，较高的漂 移区的掺杂浓度又减小了正向压降。如前述具有掩埋电才及的沟槽 MOSFET,每个沟槽的深度和掩埋电极的数目可以改变。在图9C 所示的一个变4匕实例中，如图所示，沟槽902C ^f又有一个掩i里电相^ 911,且肖特基单元928C中的栅电极910S连接到源电极。可选地，肖特基二极管的栅极可以连接到MOSFET的棚-极端子。图9D、 9E 和9F示出了散布在MOSFET的有源单元阵列内的肖特基二极管的 示例性布局的更改。图9D和9E分别示出了单台面肖特基和双台面 肖特基的布局，图9F示出了肖特基区与MOSFET沟槽垂直的布局。 集成肖特基二极管的这些和其他变化(包括可选的多个MOSFET 区的肖特基)可以与本文所述的任何晶体管结构相结合。

　　在另一个实施例中，通过4吏用一个或多个串联的、掩埋在5殳置 有介电材料的沟槽内、以及与器件漂移区内的电流平行设置的二极 管结构来增强功率器件的电压阻断能力。图IO提供了根据这个实 施例的示例性沟槽MOSFET 1000的简化截面图。二才及管沟槽1020 -没置在4册极沟槽1002的两侧，从阱延伸进漂移区1006。 二才及管沟 槽1020包括一个或多个由相反导电型区1023和1025组成的二极 管结构，其中，导电型区1023和1025在沟槽内形成了一个或多个 PN结。在一个实施例中，沟槽1020包括具有与漂移区极性相反的 单一区，4吏得在与漂移区的界面上形成单一 PN结。p型和n型4参 杂多晶娃或珪可以分别用于形成区1023和1025。其他类型的材料 (例如，石灰化硅、砷化镓、锗化硅等)也可以用于形成区1023和 1025。沿着沟槽的内侧壁延伸的薄介电层1021将沟槽内的二极管 和漂移区1006绝缘。如图所示，沿着沟槽1020的底部没有介电层， 因此，允许底部区1027与下面的基才反电接触。在一个实施例中， 对于那些控制栅极氧化层1008设计和制造的相似的考虑因素应用 到介电层1021的设计和形成中。例如，介电层1021的厚度通过这 样的因素来确定，即，其需要保持的电压以及在漂移区中感应的二 极管沟槽内电场的程度(如，通过介电层耦合的程度)。

　　在工作时，当MOSFET 1000在其阻断状态下偏置时，二极管 沟槽内的PN结利用在每个二极管结处产生的峰电场反向偏置。通 过介电层1021, 二极管沟槽内的电场感应漂移区1006内的相应电 场。感应到的电场以上升净束波(up-swing spike )的形式在漂移区内

　　出现，且一^殳在漂移区的电场弯曲中增加。这种电场的增加导致更 大区的电场弯曲，又导致更高的击穿电压。这个实施例的更改在

　　可以有将用于电荷平衡的沟槽二极管和减小寄生电容的技术 (例如，屏蔽栅4及或双棚-极结构)结合的功率器件的其他实施例。 图11示出了根据一个这样实施例的MOSFET 1100的一个实例。 MOSFET IIO(H吏用在有源沟槽1102内4册电才及1110之下的屏蔽电核^ 1111,以减小与如图3A中的MOSFET 300A相关的晶体管的栅极-漏极电容Cgd。 与MOSFET 1000相比，在MOSFET 1100中使用了 不同数目的PN结。图12是结合了双栅极技术和沟槽二极管结构的 MOSFET 1200的截面图。MOSFET 1200中的有源沟槽1202包括主 栅极Gl和次棚-极G2,并以与图4B描述的双栅极MOSFET中的有 源沟槽相同的方式工作。二才及管沟槽1220纟是供电荷平4軒，以增加 器件的阻断电压，且双4册极有源沟槽结构改进了器件的开关速度。

　　图13示出了在平面栅极MOSFET 1300中将沟槽二极管电荷平 衡技术与集成肖特基二极管结合的又一实施例。通过集成肖特基二 极管1328和结合图8和9中描述的MOSFET可以获得相似的优点。 在该实施例中，为了il明的目的，示出了平面栅极结构，本领域的 技术人员应该明白，肖特基二极管和沟槽二极管结构的结合可以应 用于具有任何其他类型的栅极结构(包括沟槽栅极、双栅极和屏蔽 栅极)的MOSFET中。如结合图4D和图4E的MOSFET 400D和 400E的描述，4壬^f可一个合成实施例还可以与沟槽主体4支术相结合， 以进一步减小边缘寄生电容。也可以有其他变化和等同。例如，二 极管沟槽内的相反导电区的数目可以随着二极管沟槽的深度而改 变。相反导电区的^ l性可以随着MOSFET的才及性而反转。此夕卜，

　　均可以独立偏置。进一步，多个二极管沟槽可以用作通过器件尺寸 和应用的电压需要的要求，且二极管沟槽的间隔和配置可以以各种 条紋或网格i殳计来实现。

　　在另 一个实施例中，假设累积模式晶体管类使用各种用于减小 正向电压损失和提高阻断能力的电荷平衡技术。在一般的累积模式 晶体管中没有阻断结，且通过轻微的反转靠近栅极端子的沟道区来 夹断电流使器件截止。当通过应用栅极偏压导通晶体管时，在沟道 区形成累积层而不是反型层。由于没有形成反型沟道，所以使得沟 道电阻最小。此外，在累积模式晶体管中没有PN主体二极管，使 得在特定电^应用(例如，同步整流器)中以其它方式产生的损4毛 最小。传统累积模式器件的缺点是漂移区不得不进行轻度掺杂，以 当器件在阻断模式时提供反偏压。更轻掺杂的漂移区导致较高的导 通电阻。本文中描述的实施例通过在累积模式器件中使用各种电荷 平衡技术克服了这个限制。

　　参照图14，示出了具有与电流平行设置的交替导电区的示例性 累积冲莫式晶体管1400的筒化实施例。在该实施例中，晶体管1400 为n沟道晶体管，包括在沟槽1402内形成的栅极端子、在沟槽 之间形成的n型沟道区1412、包括相反极性的柱状n型和p型部分 1403和1405的漂移区1406、以及n型漏才及区1414。不同于增强型 晶体管，累积才莫式晶体管1400不包括阻断(在该实例中为p型) 阱或在其内形成沟道的主体区。相反地，当在区1412中形成累积 层时形成导电沟道。晶体管1400 —^&根据区1412的4参杂浓度和栅 电才及的掺杂类型来导通或截至。当n型区1412完全库毛尽并轻樣吏反 转时，晶体管截至。调节相反极性的区1403和1405的掺杂浓度， 以最大化电荷扩展，能够使晶体管维持较高的电压。通过不允许远 离区1412和1406之间形成的结线性地减小电场，利用与电流平行

　　的柱状相反极性区使得电场分布变得平緩。这种结构的电荷扩展效 应允许使用减小晶体管导通电阻的更加重掺杂的漂移区。各个区的

　　4参杂浓度可以改变，例如，n型区1412和1403可以具有相同或不 同的掺杂浓度。本领域的技术人员应该了解，可以通过反转图14 所示器件的各种区的极性来获得改进的p沟道晶体管。后面将结合 超高压器件详细描述漂移区内的柱状相反才及性区的其4也更改。

　　图15是具有用于电荷扩展的沟槽电极的另一个累积模式器件 1500的简化图。所有区1512、 1506和1514具有相同的导电类型(在 该实例中为n型)。对于一般的断开器件(offdevice),栅极多晶硅 151(M故成p型。调节区1512的摻杂浓度，以在没有偏压条件下形 成耗尽的阻断结。在每一个沟槽1502中，在栅电极1510之下形成 一个或多个掩埋电极1511，均由介电材料1508环绕。如结合图3A 的增强型MOSFET300A所述，掩埋电才及1511作为场板，并且如果 需要的话，能够偏置到使其电荷扩展功能最优化的电位。由于可以 通过独立偏置掩埋电纟及1511来控制电荷扩展，所以可以显著;也增 大最大电场。与在MOSFET300A中l吏用的掩埋电^l相似，可以实 现结构的不同变4匕。例如，可以依据应用改变沟槽1502的深度和 掩埋电极的尺寸和数目。以图3B中所示的MOSFET 300B的沟槽 结构相同的方式，电荷扩散电极可以掩埋到与覆盖晶体管栅电极的 有源沟槽分离的沟槽中。图16中示出了这冲羊的实施例的实例。在 图16所示的实例中，n型区1612包括可以选择性增加的重掺杂n+ 源极区1603。如图所示，重纟参杂源极区1603可以沿着n型区1612 的上边缘延伸，或可以沿着n型区1612的上边缘形成为相邻于沟 槽壁的两个区(图中未示出)。在一些实施例中，为了确4呆晶体管 能够适当地截断，n+区1603的掺杂物可以必要地低于n型区1606 的掺杂浓度。这个可选择地重掺杂源极区可以以相同的方式用在任 何一个本文中所描述的累积晶体管中。

　　部衬套的填充介电材料的沟槽。图17是根据该实施例的累积晶体 管1700的简化截面图。填充介电材料的沟槽1720从硅阱表面向下 延伸进漂移区1706。沟槽1720基本填充诸如二氧化硅的介电材料。 在这个示例性实施例中，晶体管1700是具有沟槽栅极结构的n沟 道晶体管。如图所示，p型区1726沿着填充介电材料的沟槽1720 的外壁。与分別结合图5A、5B和5C描述的增强模式的晶体管500A、 500B和500C类似，沟槽1720减小了晶体管的输出电容，且p型 衬套1726提供漂移区内的电荷平衡，以增加晶体管的阻断能力。 在图18所示的可选实施例中，相反掺杂的衬套1826N和1826P在 填充介电材术牛的沟槽1820的相对侧形成。也就是，填充介电材辨-的沟槽1820具有沿着一侧的外侧壁延伸的p型衬套1826P,以及沿 着相同沟槽的另一侧的外侧壁延伸的n型衬套1826N。如结合相应 的增强型晶体管的描述，也可以有具有累积晶体管与填充介电材料 的沟槽结合的各种变化。例如，这包括如图5A所示的器件，具 有平面(如与沟槽相对)栅极结构和代替p型衬套1726的浮置p 型区的累积晶体管；如图5B所示的器件，具有4又覆盖外侧壁而没 有覆盖沟槽1726底部的累积晶体管；以及如图5C所示的器件，具 有覆盖沟槽下部的p型衬套的单个沟槽结构的累积晶体管等。

　　在另 一个实施例中，累积才莫式晶体管^f吏用 一个或多个用于电荷 平衡的在沟槽内串联形成的二极管。图19示出了根据该实施例的 示例性累积冲莫式晶体管1900的简化截面图。二极管沟槽1920设置 在栅极沟槽l卯2的每一侧，从阱延伸进漂移区1906。栅极沟槽1902 包括一个或多个二极管结构，其中，二极管结构由在沟槽内形成一 个或多个PN结的相反导电型的区1923和1925组成。p型和n型 4参杂多晶石圭或石圭可以用于形成区1923和1925。沿着沟冲會的内壁延 伸的薄介电层1920使沟槽内的二极管和漂移区1906绝缘。如图所 示，沿着沟槽1920的底部没有介电层，因此允许底部区1927与下

　　面的基才反进4亍电才妻触。如结合在图10、 11、 12和13中所示的相应 增强型晶体管的描述，可以有这种将累积晶体管和沟槽二极管结合 的其他更改。

　　上述任何一个累积模式晶体管可以在顶部(源极)区使用重掺 杂反极性区。图20是示出了这种特征与其他变化结合的示例性累 积;漠式晶体管2000的简化三维图。在该实施例中，累积^t式晶体 管2000中的电荷平衡二极管与栅-极在相同的沟槽内形成。沟槽2000 包括败电才及2010,下面是形成PN结的n型2023和p型2025 ,圭或 多晶硅层。薄介电层2008将二极管结构与栅极端子2002和漂移区 2006分离开来。如图所示，在沿着源极区2012内的沟槽之间形成 的台面长度的间隔内形成重掺杂p+区2118。重掺杂p+区2118减小 n -区2012的面积，并减小器件的泄漏。p+区2118也考虑到将会 改进雪崩中的空穴电流和改进器件鲁棒性的p+接触。已经讨论了对 示例性垂直MOS栅极累积晶体管的更改，以说明这类器件的各种 特征和优点。本领域的技术人员应该了解，这些也可以在包括横向 MOS栅极晶体管、二极管、双极型晶体管等的其他类型的器件中 实现。可以在与4t才及相同的沟槽内或在分离的沟冲曹内形成电荷扩展 电极。上述各种示例性累积^^莫式晶体管具有在漂移区中终止的沟 槽，但是它们也可以终止在连接到漏极的重掺杂基板中。各种晶体 管能够以包括六角形或正方形的晶体管单元的条紋或网状结构形 成。结合一些其他实施例所述的其他更改和结合是可能的，其中一 些在先前参照的美国专利申i青第60/506,194号和第60/588,845号中 进一步进行了描述，其全部内容结合于此作为参考。

　　用于超高电压应用(例如，500V-600V及以上)设计的另一 类 功 率 开 关 器件使用 在基板和阱之间的外延区中的p掺杂和n掺杂 硅交替垂直部分。参照图21，示出了4吏用这种类型结构的MOSFET 2100的一个实例。在MOSFET 2100中，区2102有时^皮称作电压 维持或阻断区，包4舌交^,的n型区2104和p型区2106。这种结构 的效果是当对器件施加电压时，耗尽区水平地扩散到区2104和 2106的每一侧。阻断层2102的整个垂直厚度在水平电场足够高产 生雪崩击穿之前筹毛尽，因为在每个垂直区2104、 2106内的电荷净 数量小于产生击穿电场所需的数量。在该区水平地完全耗尽之后， 继续垂直地建立电场，直到其达到每孩i米大约为20到30伏特的雪 崩电场。这样就显著增强了器件的电压阻断能力，将器件的电压范 围扩大到400伏特或以上。这种类型的超级结器件的不同更改在 Nielson的共有的专利第6，081,009号和第6,066，878号中进行了详细 的描述，其全部内容结合于此作为参考。

　　对超级结MOSFET 2100的更改在n型阻断区内使用浮置p型 岛。浮置p型岛的使用与柱方法相反，通过减小电荷平衡层的厚度 来减小RDS。n。在一个实施例中，代替均匀地分离p型岛，它们祐^f皮 此分离，以便维持接近临界电场的电场。图22是示出根据该实施 例的器件的 一个实例的MOSFET 2200的简化截面图。在该实例中， 较深的浮置p区2226与上面的一个分离的更远。也就是，距离L3 大于距离L2,以及距离L2大于距离Ll。通过以这种方式处理浮置 结之间的距离，少数载体以更加小颗粒的方式进入。这些载体的源 极颗粒越小，就越可以实现更低的RDS。n和更高的击穿电压。本领 域的技术人员应该了解，可以作出许多更改。例如，在垂直方向上 的浮置区2226的凄t目不限于图中所示的四个，并且最佳凄t目可以 改变。此外，每一个浮置区2226的掺杂浓度也可以改变，例如， 在一个实施例中，每个浮置区2226的掺杂浓度随着区接近基板2114 的程度逐渐减小。

　　进一步，如结合低电压和中电压器件所描述，包括屏蔽栅极和 双栅极结构的许多用于减小寄生电容来增加开关速度的技术可以 与图21和22中描述的高压器件和其更改进行结合。图23是结合 了超级结结构的更改和双栅极结构的高压MOSFET 2300的简化截 面图。MOSFET 2300具有由类似于例如图4B中所示的双栅极晶体

　　管的4册才及端子Gl和G2组成的平面双4册才及结构。相反才及性(该实 例中为p型)区2326垂直设置在p阱2308下面的n型漂移区2306 中。在该实例中，p型区2326的大小和间隔不同，/人而如图所示， 设置接近阱2308的区2326彼此接触，而设置更加靠下的区2326 浮置并且尺寸越小。图24示出了结合超级结技术和屏蔽冲册极结构 的用于高压MOSFET2400的又一实施例。MOSFET 2400为沟槽栅 极器件，具有与漂移区2406屏蔽开来的斥册电4及2410和屏蔽电^L 2411，例如，与图3A中的MOSFET300A类似。MOSFET2400还 包括设置在漂移区2406内、与电流平行的相反极性的浮置区2426。

　　上述各种类型的分立器件具有通过在管芯边缘处的耗尽区的 圓柱或J求形形状限制的击穿电压。由于这样的圆柱或J求形击穿电压 一般都比在器件有源区内的平4亍平面击穿电压BVPP低4艮多，所以 需要终止器件的边缘，以便达到接近于有源区击穿电压的器件击穿 电压。已经开发了不同的技术来扩大统一在边缘终端宽度之上的电 场和电压，以实现接近BVPP的击穿电压。这些技术包括场板、场 环、结终端扩展(JTE)和这些4支术的不同结合。在Mo等人的共 有美国专利第6,429,481号中描述了包括具有环绕在有源单元阵列 周围的叠加场氧化层的深结(深于阱)的场终端结构的一个实例。 例如，在n沟道晶体管的情况下，终端结构包括形成具有n型漂移 区的PN结的深p+区。

　　在可选实施例中，环绕在单元阵列外围周围的一个或多个环形 沟槽用于减弱电场和增加雪崩击穿。图25示出了用于沟槽晶体管 的普通4吏用的沟槽布局图。有源沟槽2502由环形终端沟槽2503环 绕。在该结构中，在台面末端的由虚圆形示出的区2506比其他区 耗尽的快，使该区内的电场增强，使得在反向偏置的条件下减小击 穿电压。因此，这种类型的设计被限制于较低的电压器件(如， 30V )。图25B到图25F示出具有与图25A中所示不同的沟槽布局 来减小高电场区的终端结构的几个可选实施例。乂人图中可以看出， 在这些实施例中， 一些或全部有源沟槽与终端沟槽分离。有源沟槽 末端和终端沟槽之间的间隙Wg用于減小在固25A所示结构中^见察 到的电场集合效应。在一个示例性实施例中，Wc^故成大约为沟槽 之间台面宽度的一半。对于较高的电压器件，可以4吏用图25F中示 出的多个终端沟槽，以进一步减小器件的击穿电压。在Challa的题 为 Trench Structure for Semiconductor Devices 的共有美国专利第 6,683,363号中更加详细的描述了对这些实施例中的一些的更改，其 全部内容结合于此。

　　图26A到图26C示出了用于电荷平衡沟槽MOSFET的示例性 沟槽终端结构的截面图。在示出的示例性实施例中，MOSFET 2600A使用具有在有源沟槽2602内掩埋在4册电极2610的下面的屏 蔽的多晶电极2611的屏蔽栅极结构。在图26A示出的实施例中， 沿着终端沟槽2603A设置有相对较厚的介电层(氧化层)2605A, 且终端沟槽2603A填充诸如电极2607A的导电材料。氧化层2605A 的厚度、终端沟槽2603A的深度、以及终端沟槽和相邻有源沟槽之 间的间隔(例如，最后一个台面的宽度)通过器件反向阻断电压来 确定。在图26A所示的实施例中，在表面处的沟槽4交宽(T沟槽结 构)，金属场板2609A用在终端区之上。在可选实施例(未示出) 中，可以通过将终端沟槽2603A内的电极2607A延伸到表面之上 和终端区之上(到图26A中终端沟槽的左端)由多晶石圭来形成场4反。 可以有i午多更改。例》口，可以在金属下面增加4妻触到石圭的p+区(未 示出)来更好地进行欧姆接触。在邻近终端沟槽2603A的最后一个 台面中的p -阱区2604及它们之间的各自接触可以选4奪性地除去。 浮置p型区也能够增加到终端沟槽2603A的左边(例如，有源区外)。

　　在另一个变化中，代替用多晶硅填充终端沟槽2603,将多晶硅 电极掩埋在填充氧化物的沟槽内的沟槽下部。图26B示出了该实施

　　例，其中，终端沟槽2603B的大约一半填充氧化物2605B,下半部 具有掩埋在氧化物内的多晶硅电极2607B。可以基于器件处理改变 沟槽2603B的深度和掩埋电极2607B的高度。在图26C示出的又 一实施例中，终端沟槽2603C基本填满了介电材料，没有在其中掩 埋导电材并+。对于图26A、 B和C中所示的三个实施例，将终端沟 槽和最后一个有源沟槽分离的最后一个台面的宽度可以与在两个 有源沟槽之间形成的典型台面的宽度不同，并且能够进行调节来实 现终端区内的最佳电荷平衡。上述结合图26A的所示结构的所有更 改可以应用到图26B和26C示出的那些结构中。进一步，本领域的 技术人员应该了解，当将此处描述的终端结构用于屏蔽栅极器件 时，类似的结构能够以对于所有上述各种基于沟槽的器件的终端区 来实现。

　　对于较低的电压器件，可以不苛求沟槽终端环的拐角设计。然 而，对于较高的电压器件，可以期望终端环拐角的圆角(rounding) 具有较大的曲率半径。器件的电压要求越高，终端沟槽拐角的曲率 半径就越大。终端环的数目也可以随着器件电压的增加而增加。图 27示出具有曲率半径相对较大的两个沟槽2703-1和2703-2的示例 性器件。同样可以基于器件的电压要求来调节沟槽之间的间隔。在 该实施例中，终端沟槽2703-1和2703-2之间的距离Sl大约为第一 终端沟槽2703-1和有源沟槽末端之间的距离的两倍。

　　图28A、 28B、 28C、和28D示出了用于各种具有石圭柱电荷平 衡结构的终端区的示例性截面图。在图28A所示的实施例中，场板 2809A接触p型柱2803A的每一个环。这样就允许更宽的台面区， 这是因为由于场板产生的横向损耗。击穿电压 一 般依赖于场氧化层 的厚度、环的数目以及终端柱2803A的深度和间隔。对于这种类型 的终端结构可以有许多不同的更改。例如，图28B示出了可选实施 例，其中，大的场板2809B-1覆盖除了连接到另一个场板2809B-2 的最后一个柱的所有柱2803B。通过将大的场板2809B-1接地，p

　　于图28A示出的实施例的击穿电压。在图28C示出的另一个实施例 中，终端结构在中间的柱上没有场玲反。因为在中间的柱上没有场4反， 所以就具有了较窄的台面区以充分地耗尽。在一个实施例中，朝着 外环逐渐减小台面宽度产生最佳的性能。图28D示出的实施例通过 才是供4交宽的阱区2808D和增加场氧化层之间的间隔来有利于与p型 柱的接触。

　　在使用上述类型的各种超级结技术的超高压器件的情况下，击 穿电压大大高于常规的BVpp。对于超级结器件来说，电荷平衡或超 级结结构(例如，相反极性柱或浮置区、掩埋电极等)也可以用在 终端区中。也可以4吏用结合电荷平纟軒结构的标准边^彖终端结构，例 如，器件边纟彖处顶部平面的场才反。在一些实施例中，可以通过^f吏用 在终端结中快速减少电荷来消除顶部的标准边纟彖结构。例如，可以 以随着距离有源区越远电荷越少来形成终端区内的p型柱，其中， 有源区创建净n型平衡电荷。

　　在一个实施例中，随着柱移动远离有源区的距离来改变终端区 内p型柱之间的间隔。图29A示出了根据该实施例的器件2900A 的一个示例性实施例的高度简化的截面图。在器件2900A的有源区 中，例如由多个连接的p型球体制成的相反导电性柱2926A在n型 漂移区2卯4A中的p型阱2908A之下形成。在器件的边缘处，在 终端区的下面，形成如图所示的p型终端柱TPl、 TP2到TPn。替 代在有源区内具有统一的间隔，终端柱TP1到TPn之间的中心到 中心的间隔随着移动柱与有源区的界面距离的增加而增加。也就 是，TP2和TP3之间的3巨离Dl小于TP3和TP4之间的3巨离D2, 以及距离D2小于TP4和TP5之间的3巨离D3，依次类4焦。

　　可以对这种超级结终端结构进行许多变化。例如，替代在电压 维持层2904A内以不同的距离形成p型终端柱TPl到TPn,而是

　　度。图29B示出了根据该实施例的终端结构的简化实例。在该实例 中，终端柱TP1具有大于终端柱TP2的宽度W2的宽度Wl,依次 W2大于终端柱TP3的宽度W3,依次类推。4艮据终端区内的相反 才及性的电荷平tf区之间的间隔，器件2900B中的结果结构与器件 2900A中的类似，尽管在器件2900B中沟槽柱之间的中心到中心的 间隔可以相同。在图29C的简化截面图中所示的另一个示例性实施 例中，有源区内的每一个相反极性柱2926C的宽度,人顶部平面到基 板减小，而终端柱TP1和TP2的宽度保持一致。这样利用较少的面 积就实现了期望的击穿电压。本领域的4支术人员应该理解，上述的 各种纟冬端结构可以以4壬4可期望的方式结合，例3口，包4舌图29C中所 示器件2900C的终端柱的中心到中心的间隔和/或总宽可以结合图 29A和29B所示的实施例来改变。

　　至此已经描述了许多具有多个掩埋电极或晶体管的沟槽结构 的不同器件。为了偏置这些沟槽电极，这些器件需要与每一个埋层 进行电接触。这里披露了用于形成具有掩埋电极的沟槽结构和用于 与沟槽内的掩埋的多晶硅层进行接触的方法。在一个实施例中，在 管芯的边缘处与沟槽多晶硅层进行接触。图30A示出了具有两个多 晶硅层3010和3020的沟槽器件3000的边缘接触的一个实例。图 30A示出沿着沟槽纵轴的器件的截面图。4艮据该实施例，沟槽在4妄 近管芯的边缘处终止，为了接触的目的，多晶硅层3010和3020被 提到基板的表面。介电(氧化)层3030和3040中的开口 3012和 3022允许与多晶硅层的金属接触。图30B到30F示出了涉及形成 图30A的边多彖4妄触结构的各个处理步艰《。在图30B中，在外延层 3006的顶部图才羊化介电(例如，二氧化石圭)层3001,并蚀刻基4反 暴露的表面以形成沟槽3002。然后，如图30C所示，横过包括沟 槽的基板的上表面形成第一氧化层3003。然后，如图30D所示，

　　在氧化层3003的顶部形成第一导电材料(例如，多晶硅)3010。 参照图30E,在沟槽内蚀刻多晶硅层3010，并在多晶硅层3010上 形成另一个氧化层3030。执行类似的步骤，以形成如图30F所示的 第二个氧化层-多晶硅层-氧化层的夹层，蚀刻所示的顶部氧化层 3040，来分别形成用于与多晶硅层3010和3020进行金属接触的开 口 3012和3022。可以重复最后的步骤来形成附加的多晶硅层，并 且如果期望的话，可以通过叠加金属层将多晶硅层连接到一起。

　　在另 一个实施例中，与给定沟槽内的多个多晶硅层的接触在器 件的有源区内进行，而不是沿着管芯的边缘。图31A示出了用于多 个掩埋多晶硅层的有源区4姿触结构的一个实例。在该实例中，沿着 沟槽纵轴的截面图示出了提供栅极端子的多晶硅层3110和提供两 个屏蔽层的多晶硅层3111a和3111b。当示出的三个分离的金属线妻触时，它们可以连接在一起 并连接到器件的源极端子，或者通过特殊应用的要求使用任何其他 接触的结合。与图30A示出的多层边缘接触结构相比，这种结构的 优点是接触的平面性质。

　　图31B到31M示出用于为具有两个多晶硅层的沟槽形成有源 区屏蔽接触结构的工艺流程的一个实例。接着图31B中的沟槽3102 的蚀刻的是图31C中的屏蔽氧化层3108的形成。然后，如图31D 所示，沉积屏蔽多晶石圭3111，并使其凹入沟槽内。在图31E中，除 了期望在基板表面处进行屏蔽接触的位置，屏蔽电极3111又向里凹 进。在图31E中，掩模3109保护中间沟槽内的多晶硅以免进一步 ;故蚀刻。在一个实施例中，该掩才莫沿着不同沟槽应用在不同位置， 例如中间沟槽，屏蔽多晶硅在第三维(未示出)凹进到沟槽的其他 部分。在另一个实施例中，在有源区中的一个或多个选择沟槽内的 屏蔽多晶硅3111沿着沟槽的全长被掩蔽。然后，如图31F所示， 蚀刻屏蔽氧化层3108，然后，如图31G所示，在去除掩模3109之 后越过基^反顶部形成4册才及氧4匕层3108a的薄层。接着是栅电极的沉

　　积和凹进(图31H), p阱的注入和驱动(drive)(图311)，以及n十 源才及注入(图31J)。图31K、 31L和31M分别示出了 BPSG沉积、 接触蚀刻和p+重掺杂主体注入的步骤，然后是金属化。图31N示 出了有源区屏蔽接触结构的可选实施例的截面图，其中，在屏蔽氧 化层的顶部屏蔽多晶硅3111形成相对较宽的平台。这样有利于接触 屏蔽电极，但是引入了可能使制造工艺进 一 步复杂化的构形 (topography )。

　　在图32A中示出具有有源区屏蔽接触结构的示例性沟槽器件 的自顶向下的简化布局图。限定屏蔽电极凹槽的掩模防止屏蔽电极 在有源区内的位置3211C处及屏蔽沟槽3213的外围凹进。这种技 术的改进使用狗骨头(dogbone)形状用于屏蔽多晶硅凹槽掩模， 在与每个沟槽3202的交界处提供更宽的区用于接触屏蔽多晶硅。 这样使得在掩蔽区中的屏蔽多晶硅也被凹进，但是是凹进到台面的 起始面，因此消除了构形。在图32B中示出可选实施例的自顶向下 的布局图，其中，有源区沟槽连接到外围沟槽。在该实施例中，对 于与源极金属的有源区屏蔽沟槽接触，屏蔽多晶硅凹槽掩模防止屏 蔽多晶硅沿着所选沟槽(该实例所示为中间沟槽)的长度凹进。图 32C和32D是示出用于在具有断开沟槽结构的沟槽器件内与外围沟 槽进行接触的两个不同的实施例的简化布局图。在这些图中，为了 说明的目的，有源沟槽3202和外围沟槽3213由单条线C中，外围栅极多晶硅支座3210的延伸部或指状元件(finger ) 相对于外围屏蔽多晶硅指状元件交叉排列，以将外围接触与外围沟 槽分离开来。源极和屏蔽接触区3215也在所示位置3211C处与有 源区内屏蔽多晶石圭进行接触。图32D示出的实施例消除了有源和外 围沟槽之间的偏移量，以避免由沟槽倾斜要求引起的可能的限制。 在该实施例中，对准有源沟槽3202和外围沟槽3213的水平延伸部， 栅极多晶硅支座3210中的窗口 3217用于将与外围沟槽周围的屏蔽

　　在图33A中示出用于接触有源区中的沟槽屏蔽多晶硅的可选 实施例。在该实施例中，替代凹进屏蔽多晶硅，而是垂直地将其从 有源沟槽实体部分的上面延伸到硅表面。参照图33A，随着屏蔽多 晶硅3311沿着沟槽3302的高度垂直延伸将栅极多晶硅3310分成 两个部分。两个棚4及多晶石圭部分在沟槽内合适位置处在第三维或在 它们进入沟槽时连接到一起。该实施例的一个优点是利用通过在有 源沟槽内进行源极多晶硅接触的区代替使用用于沟槽多晶硅接触 的石圭空间。图33B到33M示出了用于形成图33A所示类型的有源 屏蔽接触结构的工艺流程的一个实例。在图33B中，蚀刻沟槽3302, 之后是图33C中所示的屏蔽氧化层3308的形成。然后，如图33D 所示，屏蔽多晶硅3311沉积在沟槽内。如图33E所示，蚀刻屏蔽 多晶硅3311,并使其凹入沟槽内。然后，如图33F所示，蚀刻屏蔽 氧化物层3308,留下在沟槽内屏蔽多晶硅3311侧面形成两个槽的 屏蔽多晶硅3311露出的部分。然后，如图33G所示，越过基板的 顶部、沟槽侧壁以及沟槽内的槽形成薄层的栅极氧化层3308a。接 着是栅极多晶硅的沉积和凹进(图33H), p阱的注入和驱动(图 331)，以及n+源极注入(图33J)。图33K、 33L和33M分別示出 BPSG沉积、接触蚀刻以及p+重掺杂主体注入的步骤，接着是金属 化。对这种工艺流程是可以进4于改变的。例如，通过重新」悱列一些 工艺步-骤，形成栅4及多晶石圭3310的工艺步骤可以在形成屏蔽多晶 石圭3311的步艰i之前。

　　用于扭Z亍上述工艺流程的许多步骤的具体处理方法和参凄t及 其更改都是众所周知的。对于给定的应用，可以4艮好的调整特定工 艺方法、化学和材料类型，以增强器件的可制造性和性能。可以从 原材料开始进行改进，也就是，在其上形成外延漂移区的基板。在

　　的理想导通电阻是临界场(critical field)较强的功能，其中，临界 场定义为在击穿条件下器件中的最大电场。假设保持合理的迁移 率，如果器件是用临界场高于硅的临界场的材料制造，可以显著的 减小晶体管的导通电阻。由于至此描述的许多功率器件的特性(包 括结构和工艺)已经在硅基板的内容中进行了描述，可以使用不同 于硅的基板材料的其他实施例。根据一个实施例，这里描述的功率 器件用由宽能带隙材料(包括例如，碳化硅(SiC )、氮化镓(GaN)、 砷化镓(GaAs)、磷化锢(InP)、金刚石等)制成的基板制造。这 些宽能带隙材料显示出大于硅的临界场的临界场，可以用于显著减 小晶体管的导通电阻。

　　另一个主要有助于减小晶体管导通电阻的是漂移区的厚度和 掺杂浓度。漂移区一般是由外延生长的硅形成。为了减小R。s。n，期 望将该外延漂移区的厚度最小化。通过初始基板的类型部分地控制 外延层的厚度。例如，对于分立半导体器件，掺杂红磷的基板是初 始基板普通类型的材料。然而，磷原子的特性为它们在硅中迅速地 扩散。因此，确定在基才反顶部形成的外延区的厚度，以调节/人下面 的重掺杂基板向上扩散的磷原子。

　　为了使外延层的厚度最小，根据图34所示的一个实施例，在 磷基板3414上形成具有相对较小扩散率的掺杂物(例如，砷)的 外延间隔区或緩沖(势垒)层3415。组合的摻杂磷的基板和掺杂砷 的緩冲层为随后形成外延漂移区3406提供基础。通过器件的击穿 电压要求来确定层3415的石申掺杂浓度，以及通过具体的热预算 (thermal budget)来确定砷外延层3415的厚度。然后，可以在砷 外延层的顶部沉积均匀的外延层3406，其厚度通过器件要求来确 定。砷很低的扩散率允许减小外延漂移区的总厚度，使得减小了晶 体管的导通电阻。

　　的向上扩散，在两个层之间使用扩散势垒层。根据图35所示的一 个示例性实施例，由例如碳化硅Sixdi组成的势垒层3515外延地 沉积在硼或^粦的基才反3514上。然后，外延层3506沉积在势垒层3515 的上面。根据工艺技术的热预算可以改变厚度和碳化合物。可选地， 碳掺杂物可以首先注入到基板3514中，接着进行热处理激活碳原 子，以在基板3514的表面形成Sixd-x化合物。

　　限制减小外延层厚度能力的特定沟槽晶体管技术的另 一个方 面是在深体和外延层之间形成的结，这个结有时用在有源区，有时 用在终端区。这个深体区的形成一般涉及在工艺早期的注入步骤。 由于通过场氧化层和栅^及氧化层的形成来要求随后的热预算，深体 和漂移区之间的结分为大的范围。为了在管芯的边缘避免早击穿， 需要非常厚的漂移区，这就导致了较高的导通电阻。为了将所需外

　　延层的厚度最小化，扩散势垒层的使用也可以使用在深体-外延层结 处。才艮据图36所示的示例性实施例，通过深体窗口，在执4亍深体 注入之前注入石灰掺杂物。随后的热工艺激活碳原子，以在深体区 3630的边界形成Sixd-x化合物3615。碳化硅层3615用作阻止硼扩 散的扩散势垒层。最终形成的深体结是允许减小外延层3606厚度 的浅层。在受益于势垒层的典型沟槽晶体管中的又一个结是阱-漂移 区结。在图37中示出使用这种势垒层的实施例的简化实例。在用 于图31M结构的示例性工艺流禾呈中，在图31H和31I所示的两个 步骤之间形成p阱。在注入阱掺杂物(这个示例性n沟道实施例中 为p型)之前，首先注入石友。随后的热工艺^t活石灰原子，以在p阱 外延结处形成Sixd-x层3715。层3715用作扩散势垒层来防止硼扩 散，使得可以保持p阱3704的深度。这样有助于减小晶体管的沟 道长度，而不增加穿通电位。当前进损耗边界随着漏极-源极电压的 增加到达源极结时发生穿通。通过用作扩散势垒层，层3715还可 以防止穿通。

　　如上所述，期望减小晶体管的沟道长度，因为它导致导通电阻 的减小。在另一个实施例中，通过使用外延生长的硅形成阱区使晶 体管沟道长度最小。也就是，代替在扩散步骤之前形成关于注入漂 移外延层的阱的传统方法，在外延漂移层的顶部形成阱区。除了可 以从外延-阱的形成获得较短的沟道长度，还有其他优点。例如，在 屏蔽栅极沟槽晶体管中，栅电极在接触沟槽(栅极到漏极的叠加部

　　分)的阱的底部延伸的距离对于确定栅极电荷Qgd很重要。栅极电 荷Qgd直接影响晶体管的开关速度。因此，期望能够精确地最小化 和4空制这个3巨离。然而，例如，在上述图311所示的阱注入和扩散 到所示外延层的制造工艺中，难以控制这个距离。

　　为了更好的控制在阱的拐角处栅极到漏极的叠加，提出了各种 用于形成具有自我对准的阱的沟槽器件的方法。在一个实施例。