超级结(superjunction)功率器件是一种发展迅速、应用广泛的新型功率半导体器件。常见的超级结功率器件是在双扩散金属氧化物半导体场效应管(double-diffusedmosfet，dmos)的基础上，在其漂移层引入引入超级结结构，能够缓解dmos的导通电阻与击穿电压之间矛盾关系的限制。目前超级结dmos已广泛应用于终端、照明产品、电源或适配器等领域中。

　　超级结结构通常使用p型导柱和n型导柱交替排列来构成漂移层。现有技术中，超级结功率器件p型导柱直接与功率器件的发射极或源级连接，这样的结构会导致超结功率器件的正向压降较高，使超级结功率器件失去高电流密度的优势。

　　本实用新型实施例提供一种功率器件，其包括：衬底；外延层，位于所述衬底上，外延层包括漂移层，漂移层配置为第一导电类型；导柱，配置为第二导电类型，导柱位于外延层内；体区，配置为第二导电类型，体区位于外延层的背离衬底侧的表面，以及隔离层，配置为第一导电类型，隔离层位于体区与导柱之间，隔离层的掺杂浓度大于漂移层的掺杂浓度。

　　根据本实用新型的前述任一实施方式，外延层设有第一沟槽、第二沟槽以及第三沟槽，第一沟槽位于漂移层，用于容纳导柱，第二沟槽以及第三沟槽自外延层的背离衬底侧的表面沿纵向凹陷，第二沟槽纵向贯穿体区，功率器件还包括：绝缘层，覆盖外延层的背离衬底侧的表面及第二沟槽的内壁、第三沟槽的内壁；栅极，位于第二沟槽内；以及冗余发射极，位于第三沟槽内。

　　根据本实用新型的前述任一实施方式，第二沟槽沿纵向至少凹陷至隔离层，使得冗余发射极沿纵向至少延伸至隔离层。

　　根据本实用新型的前述任一实施方式，横向相邻的第二沟槽之间间隔设置有多个第三沟槽，第二沟槽与相邻第三沟槽之间的横向间隔尺寸为1微米至3微米；和/或相邻第三沟槽之间的横向间隔尺寸为1微米至3微米。

　　根据本实用新型的前述任一实施方式，相邻第一沟槽的横向间隔尺寸为5微米至15微米。

　　根据本实用新型的前述任一实施方式，功率器件还包括：发射区，配置为第一导电类型的重掺杂区，发射区位于体区的背离衬底侧的表面，并且围绕于第二沟槽的横向的至少部分周边；接触区，配置为第二导电类型的重掺杂区，接触区位于体区；以及发射极互连，位于绝缘层上，发射极互连经由贯穿绝缘层的接触孔与发射区、接触区以及冗余发射极耦合。

　　根据本实用新型的前述任一实施方式，衬底配置为第二导电类型，功率器件还包括：集电极互连，与衬底耦合。

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　　根据本实用新型的前述任一实施方式，外延层还包括场截止层，场截止层位于漂移层与衬底之间。

　　根据本实用新型的前述任一实施方式，第一导电类型、第二导电类型中的一者为n型，另一者为p型。

　　根据本实用新型实施例的功率器件，其漂移层配置为第一导电类型，并且具有贯穿漂移层的第二导电类型的导柱，使得该功率器件的漂移层具有超级结结构，其能够缓解传统功率器件的导通电阻与击穿电压之间矛盾关系的限制，能够在超级结功率器件关断过程中加速空穴的复合，从而提高关断速度。功率器件包括位于体区与导柱之间的隔离层，使得导柱浮空。隔离层的掺杂浓度大于漂移层的掺杂浓度，能够降低集电极与发射极之间的饱和电压(vcesat)，实现更低电阻率的漂移层及更薄漂移层厚度的设计。

　　在一些可选的实施方式中，功率器件包括冗余发射极，冗余发射极沿纵向至少延伸至隔离层，由于小间距的第三沟槽中冗余发射极的屏蔽(shield)作用，可以大幅度提高第一导电类型的隔离层的载流子浓度，使得功率器件由于载流子存储效应，大幅度降低集电极与发射极之间的饱和电压。

　　通过阅读以下参照附图对非限制性实施例所作的详细描述，本实用新型的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。

　　图3至图17是本实用新型实施例提供的功率器件的制作方法中各阶段的截面结构示意图。

　　下面将详细描述本实用新型的各个方面的特征和示例性实施例，为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本实用新型进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本实用新型，并不被配置为限定本实用新型。对于本领域技术人员来说，本实用新型可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本实用新型的示例来提供对本实用新型更好的理解。

　　需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

　　应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

　　本实用新型实施例提供一种功率器件。在本申请中，术语“功率器件”指在制造功率器件的各个步骤中形成的整个功率器件的统称，包括已经形成的所有层或区域。

　　本实用新型实施例的功率器件可以是功率金属氧化物半导体场效应管(metal-oxide-semiconductorfield-effecttransistor，mosfet)、绝缘栅双极型晶体管(insulatedgatebipolartransistor，igbt)等，在下文中将以igbt的结构为例说明该功率器件。可以理解，本实用新型实施例的功率器件还可以是其它与igbt类似结构的各种类型的半导体功率器件。

　　图1是本实用新型实施例提供的功率器件的截面结构示意图，该功率器件100可以包括有源区域和围绕至少部分有源区域外周的终端区域，图1中示出该功率器件100有源区域的至少一个原胞(pitch)结构的示意图。图2是图1中q区域的局部放大示意图。本文中，原胞结构指功率器件有源区域的导电结构的最小重复单元。本申请中的结构示意图均为在结构原理上的示意，功率器件包含的各部件的实际尺寸、细节位置等可依据实际情况调整。

　　功率器件100包括衬底110以及外延层120。外延层120位于所述衬底110上。外延层120包括漂移层121，漂移层121配置为第一导电类型，例如是n型。在一些实施例中，漂移层121为n型轻掺杂。

　　功率器件100包括导柱(pillar)130。导柱130配置为第二导电类型，例如是p型。导柱130位于外延层120内。在一些实施例中，导柱130的数量是多个，多个导柱130相互间隔排列。

　　第一导电类型、第二导电类型中的一者为n型，另一者为p型。本文中，以第一导电类型是n型、第二导电类型是p型为例进行说明，本领域技术人员应当理解，这里的教导可同等地应用于导电类型与上述示例相反的器件中。

　　本实用新型实施例的功率器件还包括体区140以及隔离层。体区140配置为第二导电类型，例如是p型。体区140位于外延层120的背离衬底110侧的表面。

　　隔离层150配置为第一导电类型，例如是n型。隔离层150位于体区140与导柱130之间，隔离层150的掺杂浓度大于漂移层121的掺杂浓度。

　　根据本实用新型实施例的功率器件100，其漂移层121配置为第一导电类型，并且具有贯穿漂移层121的第二导电类型的导柱130，使得该功率器件100的漂移层121具有超级结结构，其能够缓解传统功率器件的导通电阻与击穿电压之间矛盾关系的限制，能够在超级结功率器件100关断过程中加速空穴的复合，从而提高关断速度。

　　功率器件100包括位于体区140与导柱130之间的隔离层150，使得导柱130浮空。隔离层150的掺杂浓度大于漂移层121的掺杂浓度，能够降低集电极与发射极之间的饱和电压(vcesat)，实现更低电阻率的漂移层及和更薄漂移层厚度的设计。

　　在一些实施例中，外延层120设有第一沟槽t1、第二沟槽t2以及第三沟槽t3。第一沟槽t1位于漂移层121，用于容纳导柱130。第二沟槽t2以及第三沟槽t3自外延层120的背离衬底110侧的表面沿纵向凹陷。第二沟槽t2纵向贯穿体区140。

　　功率器件100还包括绝缘层160、栅极170以及冗余发射极(emitterdummy)181。绝缘层160覆盖外延层120的背离衬底110侧的表面及第二沟槽t2的内壁、第三沟槽t3的内壁。栅极170位于第二沟槽t2内。冗余发射极181位于第三沟槽t3内。

　　在一些实施例中，第二沟槽t2沿纵向至少凹陷至隔离层150，使得冗余发射极181沿纵向至少延伸至隔离层150。

　　在一些实施例中，第二沟槽t2和第三沟槽t3在同一图案化工艺中形成。横向相邻的第二沟槽t2之间间隔设置有多个第三沟槽t3。

　　在一些实施例中，第二沟槽t2与相邻第三沟槽t3之间的横向间隔尺寸为1微米至3微米；和/或相邻第三沟槽t3之间的横向间隔尺寸为1微米至3微米。由于小间距的第三沟槽t3中冗余发射极181的屏蔽(shield)作用，可以大幅度提高第一导电类型的隔离层150的载流子浓度，使得功率器件100由于载流子存储效应，大幅度降低集电极与发射极之间的饱和电压。

　　本文中，沟槽之间的横向间隔尺寸即沟槽到沟槽尺寸(trenchtotrenchsize)。功率器件100的原胞结构中，第二沟槽t2的个数和第三沟槽t3的个数根据功率器件100的原胞尺寸、产品性能及参数作相应调整。

　　在一些实施例中，相邻第一沟槽t1的横向间隔尺寸为5微米至15微米。在第一沟槽t1、第二沟槽t2及第三沟槽t3的形成过程中，第二沟槽t2及第三沟槽t3的形成工艺与第一沟槽t1的形成工艺可以分开进行且不相同。第一沟槽t1可以采用传统超级结结构的导柱形成工艺，而第二沟槽t2及第三沟槽t3可以利用更小精度的沟槽工艺形成尺寸及间隔尺寸更小的沟槽，便于形成更小间距的冗余发射极，优化隔离层的载流子浓度。

　　发射区182配置为第一导电类型的重掺杂区，例如是n型重掺杂区。发射区182位于体区140的背离衬底110侧的表面，并且围绕于第二沟槽t2的横向的至少部分周边。

　　接触区183配置为第二导电类型的重掺杂区，例如是p型重掺杂区。接触区183位于体区140。

　　发射极互连191位于绝缘层160上。发射极互连191经由贯穿绝缘层160的接触孔与发射区182、接触区183以及冗余发射极181耦合。在一些实施例中，接触孔还延伸至体区140内；在一些实施例中，接触孔还贯穿发射区。接触区183在体区140的位置与接触孔的位置对应。通过设置导电类型重掺杂的接触区183，能够改善闩锁效应。

　　在一些实施例中，衬底110配置为第二导电类型，例如是p型。功率器件100还包括集电极互连192，集电极互连192与衬底110耦合。

　　在一些实施例中，外延层120还可以包括场截止(fieldstop，fs)层122，场截止层122位于漂移层121与衬底110之间。在一些实施例中，场截止层122通过离子注入形成，使得其配置为第一导电类型，即n型。在另外一些实施例中，也可以在漂移层121与衬底110之间设置缓冲层，缓冲层可以通过外延生长形成，使得其配置为第一导电类型，即n型。

　　在上述实施例中，以功率器件是igbt为例进行了说明，然而根据本实用新型实施例的教导，其原理可同等地应用于结构与上述示例类似的器件中。例如，在一些实施例中，功率器件为功率双扩散金属氧化物半导体场效应管(double-diffusedmetal-oxide-semiconductorfield-effecttransistor，dmos)，其大致结构与上述实施例的igbt结构相同，其中，衬底110配置为第一导电类型，即n型。该dmos中的源级互连即上述igbt的发射极互连，该dmos中的漏级互连即上述igbt的集电极互连。

　　本实用新型实施例还提供一种功率器件的制作方法，该功率器件的制作方法例如是应用于形成上述本实用新型实施例的功率器件100的过程中，以下将以上述功率器件100的形成过程为例对该功率器件的制作方法进行说明。

　　图3至图17是本实用新型实施例提供的功率器件的制作方法中各阶段的截面结构示意图。功率器件100可以包括有源区域和围绕至少部分有源区域外周的终端区域，本文附图中，主要示出该功率器件100有源区域的部分结构。

　　如图3，在衬底110上形成外延层120。外延层120包括配置为第一导电类型的漂移层121，第一导电类型例如是n型，漂移层121例如是n型轻掺杂层。外延层120包括背离衬底110的第一表面s1。

　　形成有外延层120的衬底110可以是具有足够厚度的第一导电类型外延晶片，例如是单晶硅晶片，在其它一些实施例中，也可以是具有场截止层的晶片。外延层120或漂移层121的厚度由器件设计的耐压值决定，例如，耐压200v至900v的超结igbt(具有超级结结构的igbt)，外延层120厚度为20um至70um，根据导柱(pillar)横向间隔尺寸的不同(例如5um至15um)，电阻率范围0.5ohm至5ohm。

　　如图4，自第一表面s1图案化外延层120，形成第一沟槽t1。形成第一沟槽t1的工艺可以是干法刻蚀，第一沟槽t1的深度可以根据器件的击穿电压来决定。在一些实施例中，第一沟槽t1的纵向深度为20微米至60微米。

　　在上述形成第一沟槽t1的工艺中，干法刻蚀形成沟槽时可以采用带氧化物或氮化硅层及其组合作为掩膜层(hardmask)，先图案化(例如刻蚀)掩膜层，然后再刻蚀形成沟槽。

　　在一些实施例中，第一沟槽t1的数量为多个，并且横向间隔设置。相邻第一沟槽t1的横向间隔尺寸为5微米至15微米。在一些实施例中，第一沟槽t1的纵向深度为20微米至60微米。

　　如图5和图6，在第一沟槽t1内填充形成具有第二导电类型的导柱130。形成导柱130可以采用选择性外延填充的方式，在第一沟槽t1的内填充p型单晶硅，形成导柱130。随后，可以采用化学机械研磨(chemicalmechanicalpolishing，cmp)等方法去除第一表面s1的多余p型单晶硅。之后，去除第一表面s1的掩膜层，湿法清洗第一表面s1。

　　在一些实施例中，在上述步骤得到的结构上对终端区域绝缘覆盖。例如，利用热氧化的方式生长二氧化硅等绝缘层，绝缘层的厚度为10千埃米至20千埃米，之后采用掩膜层定义有源区域，采用干法刻蚀或湿法刻蚀将二氧化硅等绝缘层在有源区域去除。

　　之后，如图7，在第一表面s1形成第二沟槽t2。在一些实施例中，在第一表面s1形成第二沟槽t2的同时，功率器件的制作方法还包括：在第一表面s1形成第三沟槽t3。第二沟槽t2用于容纳栅极。第三沟槽t3用于容纳冗余发射极。

　　在一些实施例中，采用掩膜层定义第二沟槽t2及第三沟槽t3。在一实施例中，第二沟槽t2的横向槽宽为0.3微米至1.0微米；在一实施例中，第二沟槽t2的纵向深度为3微米至7微米；在一实施例中，第三沟槽t3的横向槽宽为0.3微米至1.0微米；在一实施例中，第三沟槽t3的纵向深度为3微米至7微米。

　　在一些实施例中，第二沟槽t2与相邻第三沟槽t3之间的横向间隔尺寸为1微米至3微米；和/或相邻第三沟槽t3之间的横向间隔尺寸为1微米至3微米。

　　如图8，在第二沟槽t2的内壁形成第一绝缘层161。之后，在第二沟槽t2内形成栅极170。在一些实施例中，在第二沟槽t2的内壁形成第一绝缘层161的同时，功率器件的制作方法还包括：在第三沟槽t3的内壁形成第二绝缘层162。在一些实施例中，在第二沟槽t2内形成栅极170的同时，功率器件100的制作方法还包括：在第三沟槽t3内形成冗余发射极181。

　　在第二沟槽t2的内壁形成第一绝缘层161及在第三沟槽t3的内壁形成第二绝缘层162的过程可以是：对形成的第二沟槽t2的内壁、第三沟槽t3的内壁进行氧化，形成氧化层，其中氧化层的厚度为500埃米至1500埃米。

　　在第二沟槽t2内形成栅极170及在第三沟槽t3内形成冗余发射极181的过程可以是：在第二沟槽t2及第三沟槽t3内填充多晶硅，随后利用干法刻蚀进行回刻，将第二沟槽t2之外、第三沟槽t3之外的多晶硅去除。

　　如图9，在第一表面s1进行第二导电类型的掺杂，形成体区140。第二导电类型例如是p型。形成体区140的工艺例如是p型导电离子注入，并进行推结。体区140的推结结深根据第二沟槽t2的纵向深度调整，p型导电离子的注入剂量根据阈值电压要求调整。

　　如图10，在体区140的朝向衬底110侧进行高能粒子注入，形成位于体区140与导柱130之间的隔离层150，隔离层150配置为第一导电类型，隔离层150的掺杂浓度大于漂移层121的掺杂浓度。

　　在体区140的朝向衬底110侧进行高能粒子注入步骤中，高能粒子注入的注入粒子例如是磷、氢等n型掺杂粒子。在一些实施例中，高浓度n型掺杂粒子可以只在有源区域注入，在终端区域不进行注入。

　　在一些实施例中，在体区140的朝向衬底110侧进行高能粒子注入的步骤中，注入深度为2um至6um。该注入深度在体区140之下、第二沟槽t2及第三沟槽t3的纵向深度范围内。

　　在一些实施例中，在体区140的朝向衬底110侧进行高能粒子注入的步骤中，高能粒子注入的注入剂量为1e12原子每平方厘米至5e13原子每平方厘米。注入后，n型隔离层150采用快速热退火(rapidthermalannealing，rta)、快速热处理(rapidthermalprocessing，rtp)或炉管工艺在800℃至1100℃的温度下退火。

　　如图11，围绕于第二沟槽t2的横向的至少部分周边、在体区140的背离衬底110的表面进行第一导电类型的重掺杂，得到发射区182。例如，采用离子注入的方式在体区140的背离衬底110的表面进行n型重掺杂，得到n型重掺杂的发射区182。

　　如图12，形成覆盖第一表面s1的第三绝缘层163。第三绝缘层163包括一层或多层氧化膜层，氧化膜层可以是二氧化硅(sio2)、磷硅玻璃(psg)、硼硅玻璃(bsg)、或硼磷硅玻璃(bpsg)中的至少一种。第三绝缘层163总厚度为5千埃米至11千埃米。

　　如图13，图案化第三绝缘层163，形成接触孔ch。在一些实施例中，采用掩膜层定义接触孔，之后进行接触孔干法刻蚀或干法和湿法结合刻蚀，得到接触孔ch。接触孔ch使得发射区182、体区140的部分表面暴露。在一些实施例中，接触孔ch还使得冗余发射极181的部分表面暴露。

　　如图14，在一些实施例中，在体区140的选择性区域进行第二导电类型的重掺杂，得到接触区183。例如，在接触孔ch对应区域的体区140以离子注入的方式进行p型重掺杂，得到p型重掺杂的接触区183。在其它一些实施例中，也可以在形成接触孔ch之前进行选择性离子注入，形成第二导电类型重掺杂的接触区183，以用于改善闩锁效应。

　　之后，如图15，在第三绝缘层163上形成发射极互连191。发射极互连191通过接触孔ch与发射区182、接触区183耦合。在一些实施例中，发射极互连191还通过接触孔ch与冗余发射极181耦合。

　　发射极互连191可以是金属等导体材质，在一个示例中，可以在接触孔ch内先淀积钨，之后进行化学机械研磨形成钨塞后再淀积铝形成互连。在又一个示例中，可以直接在接触孔ch内及第三绝缘层163上淀积铝形成互连。

　　在一些实施例中，在形成图案化的发射极互连191的同时，还可以同时形成栅极互连及终端场板结构。

　　如图16，衬底110具有背离外延层120的第二表面s2，功率器件的制作方法还包括自衬底110的第二表面s2进行减薄，使得衬底110及外延层120的总厚度降低。在一些实施例中，衬底110及外延层120的总厚度为30微米至60微米。例如在600v超结igbt中，衬底110及外延层120的总厚度为40微米至50微米。

　　如图17，功率器件的制作方法还包括在第二表面s2进行第二导电类型的掺杂，例如是进行p型掺杂。在一些实施例中，在第二表面s2进行硼等p型掺杂粒子的离子注入，退火，使得衬底110配置为p型掺杂。

　　之后，在第二表面s2形成集电极互连192。集电极互连192为图案化的导电材质，覆盖于衬底110的第二表面s2。

　　根据本实用新型实施例的功率器件100的制作方法，在体区140的朝向衬底110侧进行高能粒子注入，形成位于体区140与导柱130之间的隔离层150，并且使得隔离层150的掺杂浓度大于漂移层121的掺杂浓度，降低集电极与发射极之间的饱和电压，提高关断速度。

　　依照本实用新型如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。